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　　在65nm制造工藝條件下，依靠電池供電的器件正在大量出現(xiàn)。這種先進(jìn)的工藝技術(shù)使得新器件較前代工藝的同類器件具有很多改進(jìn)。采用65nm工藝之后，設(shè)計(jì)人員可以在一塊單獨(dú)的裸片上集成遠(yuǎn)多于過去的晶體管，還可以在器件中集成多個(gè)IP內(nèi)核、大量的嵌入式存儲(chǔ)器、更多的復(fù)雜模擬電路，同時(shí)實(shí)現(xiàn)比90nm工藝下類似器件更高的性能、更低的功耗和更低的成本。

　　然而在65nm下，由于器件中晶體管漏電流造成的功耗卻遠(yuǎn)高于(呈指數(shù)關(guān)系)舊工藝結(jié)點(diǎn)下的器件。因此，臺積電(TSMC)之類的大型晶圓代工廠已經(jīng)將減小漏電流當(dāng)作65nm參考流程中的一個(gè)首要任務(wù)。泄漏并不是什么新現(xiàn)象，但65nm工藝器件的工作電壓比老工藝器件的工作電壓低，因此開啟單個(gè)晶體管所需的閾值電壓也比老工藝的器件低。閾值電壓較低就可能經(jīng)常無意中觸發(fā)非活動(dòng)的狀態(tài)，從而導(dǎo)致源極到漏極流過很大的電流，或者說導(dǎo)致泄漏。用于解決這一問題的最新技術(shù)往往采用內(nèi)建高Vt標(biāo)頭(header)或標(biāo)尾(footer)的多閾值邏輯門，標(biāo)頭和標(biāo)尾用于在空閑狀態(tài)下關(guān)斷邏輯門。此外，也可以在設(shè)計(jì)邏輯中添加一些特定的電源關(guān)斷模式，而且設(shè)計(jì)師們也正在利用更多的門控時(shí)鐘來管理設(shè)計(jì)中每個(gè)時(shí)鐘區(qū)的功耗。以上各種方法綜合起來，正在幫助我們減小晶體管的泄漏。

　　要想充分利用這些新技術(shù)，設(shè)計(jì)人員必須在整個(gè)設(shè)計(jì)流程中都非常關(guān)注功耗問題。硬件工程師和嵌入式軟件工程師都必須盡早參與，以保證產(chǎn)品的設(shè)計(jì)成功和按時(shí)發(fā)布。同時(shí)，低功耗設(shè)計(jì)對設(shè)計(jì)驗(yàn)證，尤其是對所有電源管理特性的驗(yàn)證，也有很大影響。因?yàn)檫@需要在所有可能的工作條件下進(jìn)行大量驗(yàn)證工作，包括測試每種功率模式。對所有功率模式(上電和掉電)以及隨后的器件行為序列的測試必須在流片之前完成。此外，驗(yàn)證工程師還必須進(jìn)行測試以保證孤立的邏輯也能正常工作。這是利用帶隨機(jī)和定向案例的廣泛的測試套件實(shí)現(xiàn)的。

　　實(shí)現(xiàn)功耗相關(guān)特性的自動(dòng)化驗(yàn)證是一次意義重大的努力，它要求設(shè)計(jì)人員在整個(gè)設(shè)計(jì)過程中都給予驗(yàn)證工作足夠的重視。例如，低功耗邏輯測試套件必須確保專用邏輯不但能降低動(dòng)態(tài)功耗，還能保證掉電的電路在任何工作狀態(tài)下都不會(huì)向工作的電路傳播隨機(jī)數(shù)據(jù)。為確保這些問題不會(huì)發(fā)生，設(shè)計(jì)過程中每出現(xiàn)一次代碼修改，驗(yàn)證工程師都必須進(jìn)行大量仿真，并采用大量其他的格式驗(yàn)證資源。

　　低功耗可測試性設(shè)計(jì)面臨的挑戰(zhàn)

　　一個(gè)常被忽視，或者說設(shè)計(jì)人員最多在設(shè)計(jì)后期才會(huì)考慮的問題，是器件在制造測試過程中的功耗。在可測試性設(shè)計(jì)(DFT)中，尤其是低功耗器件的DFT中，需要考慮的問題很多。其中，盡早并且嚴(yán)格注意制造測試中的功耗，對于大量交付可靠的低功耗器件而言，十分關(guān)鍵。因?yàn)樵谥圃鞙y試過程中，器件的功耗如果大大超出器件的功率指標(biāo)，可能會(huì)導(dǎo)致閘極氧化層擊穿，嚴(yán)重時(shí)甚至?xí)p壞芯片。

　　低功耗DFT的最佳方案需要采用一種“設(shè)計(jì)時(shí)測試”(Design With Test, DWT)流程，以便最好地解決標(biāo)準(zhǔn)的設(shè)計(jì)和實(shí)現(xiàn)流程中的測試問題，從而保證將這些問題帶來的影響降至最小，并最終得到高質(zhì)量的低功耗器件。DWT方法是指在整個(gè)設(shè)計(jì)流程中都采用同樣的功耗感知測試策略，以便使每種工具都能注意到，盡量減小每一個(gè)低功耗測試步驟帶來的影響，從而解決65nm低功耗器件制造中較難解決的測試問題。DWT方法將對功耗的關(guān)注深植入設(shè)計(jì)、實(shí)現(xiàn)和測試工具中，因而采用該方法后，可以將器件的功耗限制與時(shí)序、面積、良率和測試等其他約束條件聯(lián)合起來，進(jìn)行全面優(yōu)化。

　　DWT助推低功耗DFT

　　采用DWT方法時(shí)，工具的集成深度以及不同工具之間是否具備流暢的互通性，決定了RTL驗(yàn)證、綜合、測試、等效檢驗(yàn)、區(qū)域規(guī)劃以及布局和布線工具之間的功耗約束情況。全面優(yōu)化的結(jié)果是使制造出的芯片可測性很高，并且器件不但在工作過程中，而且在制造流程的測試過程中都能夠滿足功耗預(yù)算。這種方法要求不論設(shè)計(jì)進(jìn)行到流程的哪個(gè)階段，都采用同一個(gè)文件定義功耗因素，從而保證整個(gè)流程中的所有工具對器件的功耗要求都有相同的理解。