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　　SoC架構過去以處理器效能或低功耗元件為設計基礎，然而近年也開始重視存儲器元件。因此，芯片制造商現在得考量更多前端決策，包括擺置(placement)、存儲器類型、接取優先次序(access prioritization)等。
　　據Semiconductor Engineering報導，從存儲器接取來討論，設計人員可透過軟件進行優先化，也可直接用物理方式，像是將處理器貼近存儲器來減低延遲性，或將電線調粗。此外，也可設計從記憶槽外接存儲器，盡管延遲性提高，成本卻可降低。外接存儲器尺寸雖可加大，不過封裝選擇也往往造成新的問題。
　　而芯片業者也得決定存儲器速度、電壓、功能、軟件等等。舉例來說，有的軟件較仰賴處理器，而有的軟件則較仰賴存儲器。而最終抉擇對于芯片的系統表現、芯片成本、散熱程度、調試(debug)與驗證時間、市場競爭度都會有所影響。
　　益華電腦IP團隊技術長Chris Rowen表示，由于存儲器體積大，對于循環時間與延遲性更大，因此面臨的物理問題比其他元件還要多。因此，設計人員得思考芯片內需要多少存儲器、存儲器擺置于何處。然而，往往難以決定芯片需要多少存儲器才足夠，因此常直接加入更大存儲器容量與程式碼容量。
　　關于存儲器的每項決策，都有其優缺點。廠商希望讓存儲器體積愈小愈好，但是卻希望容納愈多的存儲器。而對于某些問題，快取階層很重要，然而處理其他問題時，卻無法采用快取階層，因此隨時得把尺寸放在心上。
　　而存儲器也不斷面臨中心化(centralization)與去中心化(decentralization)架構抉擇，當存儲器愈中心化，存儲器資源就愈有彈性，而去中心化則可透過架構平行(parallelism)達到，而其中一項方式則是將計算機區隔開來。
　　新思科技(Synopsys)嵌入式存儲器IP產品行銷經理Prasad Saggurti表示，嵌入式存儲器有數種應用方式，其中之一是減低電壓，可使用芯片代工廠的位元芯片(Cell)，再替讀寫功能添增電路。
　　廠商也可以使用體積較大的邏輯位元芯片，不過使用這此方法，得先考量低功耗重要性是否優于芯片尺寸。以網路芯片而言，尺寸大一點通常較無關系，但是以智能型手機芯片而言，設計人員無法使用邏輯位元芯片，因為芯片尺寸攸關至極。
　　在物聯網(IoT)的世界，人們對于存儲器需求有所不同，廠商往往會將存儲器的電壓與頻率調低，讓存儲器在臨界電壓(Threshold Voltage)以下運行。
　　這樣的電路操作有利于無需快速喚醒、電池難以更換的智能型裝置，像是位于路燈或橋上的裝置。近臨界區(Near-threshold)或次臨界區設計會嚴重影響芯片效能，然而卻可顯著省電。
　　廠商也可采用更平衡的取徑，替存儲器搭載雙軌模式，讓周遭電路用以比位元芯片更低的電壓運行，如此一來不會犧牲位元芯片效能。
　　而設計存儲器最復雜之處在于，許多需考量的因素相互矛盾，像是在存儲器之中，位元愈多愈好，然而SoC設計卻聚焦于減少體積余裕(margin)，且提升效能、降低功耗。
　　在設計中加入快取一致性(cache coherency)，即可提升達到此提升效能、降低功耗目的，但所有的快取一致性子系統都得根據不同設計公司(Vendor)的不同需求來進行客制化，而每間公司要的又有所不同。快取一致性仍是多核心芯片設計的關鍵技術，可讓不同核心于同一處理器組當中分享存儲器。
　　此外，存儲器架構也成為另一塊矛盾的領域。一直以來，單芯片內建存儲器(on-chip memory)比外接存儲器(off-chip memory)快速，而頻寬一直是內建存儲器的最大問題之一。
　　2015年高頻寬存儲器(HBM)正是上市后，人們可在高頻寬存儲器與嵌入式存儲器之間選擇，提升存儲器頻寬甚至可減少存儲器尺寸20%，而討論也往往圍繞著大小和功耗。
　　然而，要達到芯片尺寸縮小與功耗降低的目的，尤其是在多核心架構之下，得先討論芯片優化。高頻寬存儲器和混合立方體存儲器(Hybrid Memory Cube；HMC)都需要進階封裝制程，像是2.5D、3D、甚至是單體3D封裝。
　　新的封裝選擇可透過直通矽穿孔(Through-Silicon Via)中介層(interposer)，減少存儲器接取當中的寄生元件(parasitics)。然而，這樣是否能使速度快于內建存儲器，仍取決于位置、連接速度、材料、電壓與頻率等其他因素。
　　目前而言，論及存儲器問題很難有簡單的解決方案，未來隨著各方面數量與復雜度提升，問題與矛盾也恐將愈來愈多。